华为“韬芯片”首秀，余承东连喊三个“Super”

9月7日，深圳，华为常务董事、终端BG董事长余承东站在HarmonyOS 7 | HUAWEI Mate XT 2及全场景新品发布会的舞台上，用英文喊出了三个“Super”——“Super fast，Super intelligent，Super cool”。

这一次，余承东介绍的不只是一款新手机，而是一颗时隔六年再次在旗舰发布会上被详细解读的芯片——麒麟9050 Pro。

麒麟这款芯片，整机性能提升42%

麒麟9050 Pro首发搭载于华为新一代三折叠手机Mate XT 2非凡大师。全系标配这颗芯片，搭配首发HarmonyOS 7，软、硬、芯、云深度协同，整机性能较上代提升42%。

麒麟9050 Pro发布（张云山/摄）

但真正让这场发布会与众不同的，是这颗芯片的身份——全球首款落地“韬（τ）定律”、采用逻辑折叠（Logic Folding）技术的高性能移动SoC。

今年5月，华为公司董事、半导体业务部总裁何庭波在IEEE国际电路系统研讨会ISCAS 2026上首次系统提出“韬（τ）定律”，以“时间（τ）缩微”替代传统“几何缩微”作为半导体演进的新指导原则。通俗地说，过去的芯片追求把晶体管做得更小，而韬定律的思路是：通过逻辑折叠等技术，让信号在芯片内部“跑”得更短、更快。

从“平层”到“复式”，信号坐上“电梯”

麒麟9050 Pro最核心的技术突破，在于将芯片内部的逻辑单元从平面布局改为分层排布。打个比方：传统芯片就像把所有房间都铺在一层平面上，信号要从一头跑到另一头；而逻辑折叠相当于把芯片从“平层”升级为“复式”，内部增设了垂直互联通道，就像加装了“电梯”。

麒麟9050 Pro发布（受访者供图）

何庭波在9月4日提交至中国科学院科技论文预发布平台ChinaXiv的论文中披露，麒麟9050 Pro在两层die之间提供了约5000万个垂直连接，其中约500万到1000万个用于信号通信。这个数量级远超传统3D封装中两层die之间几万到几十万个连接的水平。

麒麟芯片密度暴涨55%，功耗反而大降

更反直觉的是实测数据。

麒麟9050 Pro的晶体管密度从上一代约每平方毫米1.55亿颗提升至2.38亿颗，单代跃升55%。何庭波指出，这一增幅相当于过去依靠传统几何微缩三年才能取得的成果。

按照直觉，晶体管密度暴增，功耗理应飙升。但实测结果恰恰相反——在同等性能条件下，NPU功耗下降66%，GPU下降58%，CPU性能核下降41%。其中NPU的表现尤为突出：维持29 TOPS算力不变，运行频率降低63%，电压从0.85V降至0.55V，功耗密度下降73%。

麒麟9050 Pro发布（张云山/摄）

何庭波在论文中用了一个生动的比喻：一个人工作日的精力消耗，不仅来自伏案工作的那几个小时，通勤同样消耗大量能量。芯片也是如此——真正耗能的往往不是晶体管“思考”，而是数据在芯片内部“通勤”。逻辑折叠把信号从水平“长途跋涉”变成垂直“坐电梯”，传输距离缩短了一个数量级。

实测显示，折叠后的典型核心布线长度可减少20%，部分关键路径最高缩短70%；一个处理模块的时钟布线缩短28%，时钟缓冲器数量从4.36万个降至1.9万个。

折叠不是堆叠，散热难题这样破局

一个容易被误解的概念是：逻辑折叠不等于简单的3D堆叠。何庭波强调，韬（τ）是时间缩放定律，而非能量缩放定律。如果把节省下来的时间全部用于提升频率，芯片反而可能更耗电。

麒麟9050 Pro之所以能实现功耗大幅下降，是因为华为选择将逻辑折叠带来的性能和时延余量用于降低电压。在热设计层面，华为没有盲目堆叠所有电路，而是采用选择性折叠，结合热感知布局，交错排布高温和低温模块。最终，这颗密度暴涨的芯片运行温度反而比前代更低。

“韬速度”加速，下一代能走多远？

按照华为的路线图，麒麟9050 Pro采用1.5微米混合键合间距，下一代麒麟2027将收窄到1微米，未来三年内计划推进至720纳米。预计到2031年，基于韬定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。

麒麟9050 Pro发布（张云山/摄）

从5月提出理论，到7月披露量产数据，再到此次回应功耗与发热质疑，韬定律正逐步接受更具体的工程检验。但韬定律能否改变半导体产业的竞争格局，还取决于华为以外的产业链能否跟上——包括EDA工具、封装设备、测试机构等环节。

不过，对于普通消费者来说，这些产业层面的讨论或许还太远。他们更关心的是：这台19999元起、搭载“史上最强”麒麟芯片的三折叠手机，9月12日开售时能不能抢到。

毕竟，余承东在发布会上说的那句话，已经足够让人记住这一天——“The most powerful Kirin chip ever”。